四問(wèn)華為“放大招”。打破定律定律

華為使出殺手锏。摩爾命性

華為半導(dǎo)體團(tuán)隊(duì)的瓶頸片革空巢上千名工程師用6年時(shí)間進(jìn)行研究，給出一個(gè)攪動(dòng)行業(yè)的問(wèn)華為芯答案：未來(lái)十年半導(dǎo)體及電子系統(tǒng)的演進(jìn)，應(yīng)該由時(shí)間縮放指導(dǎo)，韜τ而非由幾何縮放指導(dǎo)。打破定律定律

5月25日，摩爾命性華為拋出一項(xiàng)半導(dǎo)體領(lǐng)域的瓶頸片革集成性成果——韜(τ)定律，試圖解決摩爾定律遇到的問(wèn)華為芯“瓶頸”。當(dāng)天，韜τ中國(guó)科學(xué)院科技論文預(yù)發(fā)布平臺(tái)發(fā)表華為公司董事、打破定律定律半導(dǎo)體業(yè)務(wù)部總裁何庭波的摩爾命性署名論文《A Time Scaling Theory for Multi-Layer Electronic Systems》，系統(tǒng)性介紹了華為芯片研究范式的瓶頸片革轉(zhuǎn)向與應(yīng)用成果。

論文中提到，問(wèn)華為芯六十年來(lái)，韜τ摩爾定律的幾何縮放驅(qū)動(dòng)了半導(dǎo)體行業(yè)的進(jìn)程，但如今這一行業(yè)契約已經(jīng)不再成立，行業(yè)的核心問(wèn)題從“晶體管還能縮小多少”變?yōu)?ldquo;應(yīng)該縮放什么，以及以什么為目標(biāo)進(jìn)行縮放？”

有半導(dǎo)體行業(yè)人士在接受新京報(bào)貝殼財(cái)經(jīng)記者采訪(fǎng)時(shí)分析，就像摩爾定律的意義揭示了往后幾十年半導(dǎo)體的發(fā)展方向是追求盡量小的晶體管尺寸，華為提出的韜(τ)定律給出了一個(gè)半導(dǎo)體行業(yè)發(fā)展的新方向——盡可能縮短時(shí)延。

為什么提出韜(τ)定律？

晶體管尺寸已接近物理極限，只能通過(guò)設(shè)計(jì)優(yōu)化芯片性能

1965年，英特爾創(chuàng)始人之一戈登·摩爾提出著名預(yù)測(cè)“摩爾定律”：每隔約兩年，空巢集成電路（芯片）上可容納的晶體管數(shù)量便增加一倍。

這一預(yù)測(cè)決定了過(guò)去幾十年來(lái)半導(dǎo)體行業(yè)的發(fā)展。華為團(tuán)隊(duì)在論文里稱(chēng)：“在半導(dǎo)體行業(yè)的大部分歷史中，核心任務(wù)只有一個(gè)：讓晶體管變得更小。”

近年來(lái)，學(xué)術(shù)界普遍認(rèn)為，晶體管尺寸已接近物理極限，摩爾定律放緩或面臨失效。華為在論文中斷言，摩爾定律決定半導(dǎo)體行業(yè)進(jìn)程的行業(yè)契約已經(jīng)不再成立。

“性能、功耗和面積是芯片的三個(gè)關(guān)鍵指標(biāo)，當(dāng)先進(jìn)制程使晶體管的尺寸變小，可以全方位提升這三個(gè)參數(shù)，但當(dāng)摩爾定律遇到瓶頸，晶體管的尺寸不再有明顯變化時(shí)，只能通過(guò)設(shè)計(jì)來(lái)優(yōu)化芯片的性能。”一位半導(dǎo)體行業(yè)研究人員向新京報(bào)貝殼財(cái)經(jīng)記者分析。

華為如何突破瓶頸？

持續(xù)壓縮信號(hào)傳播時(shí)延，四個(gè)層面進(jìn)行優(yōu)化

何庭波簡(jiǎn)明扼要地給出解決方案：以“時(shí)間(τ)縮微”替代“幾何縮微”作為半導(dǎo)體與電子系統(tǒng)演進(jìn)的新指導(dǎo)原則，通過(guò)邏輯折疊等創(chuàng)新技術(shù)，持續(xù)壓縮信號(hào)傳播時(shí)延，不斷提升晶體管密度，從而實(shí)現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進(jìn)。

以此為核心，華為構(gòu)建了一個(gè)貫穿器件、電路、芯片到系統(tǒng)層面的多層級(jí)協(xié)同優(yōu)化體系，以系統(tǒng)性降低時(shí)間常數(shù)τ為目標(biāo)，驅(qū)動(dòng)各層級(jí)性能、能效、晶體管密度的持續(xù)提升。

其中，器件層面，通過(guò)優(yōu)化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級(jí)時(shí)間常數(shù)τ；電路層面，通過(guò)邏輯折疊技術(shù)突破傳統(tǒng)平面布局的物理邊界，縮短關(guān)鍵路徑的走線(xiàn)長(zhǎng)度并有效降低信號(hào)傳播的電阻和電容負(fù)載，實(shí)現(xiàn)晶體管密度和電路性能大幅提升；芯片層面，通過(guò)“軟件、架構(gòu)、芯片”的全棧軟硬芯協(xié)同設(shè)計(jì)，基于實(shí)際工作負(fù)載實(shí)現(xiàn)指令流和數(shù)據(jù)流的細(xì)粒度控制，提高系統(tǒng)級(jí)并行度和效率，降低端到端執(zhí)行時(shí)間；系統(tǒng)層面，定義靈衢總線(xiàn)，重構(gòu)計(jì)算系統(tǒng)互聯(lián)協(xié)議，實(shí)現(xiàn)超節(jié)點(diǎn)的統(tǒng)一內(nèi)存編址和原生內(nèi)存語(yǔ)義，大幅降低系統(tǒng)通信時(shí)延。

這一理論開(kāi)始應(yīng)用了？

已設(shè)計(jì)并量產(chǎn)381款芯片，2031年劍指1.4納米等效密度

2023年8月，華為Mate 60系列手機(jī)搭載了自研的麒麟9000S芯片，采用7納米制程工藝，這也被解讀為華為在芯片自研上取得的重大突破。

何庭波表示，2026年秋季即將面世的麒麟芯片，率先采用邏輯折疊技術(shù)，性能將大幅提升；預(yù)計(jì)到2031年，基于韜(τ)定律的高端芯片晶體管密度將達(dá)到1.4納米制程的同等水平。

根據(jù)介紹，2020年5月到2026年5月，華為基于韜(τ)定律成功設(shè)計(jì)并量產(chǎn)了381款芯片，覆蓋AI、汽車(chē)、工業(yè)、基礎(chǔ)設(shè)施等領(lǐng)域的需求。

經(jīng)過(guò)這些領(lǐng)域的驗(yàn)證，基于韜(τ)定律，在器件和電路層，晶體管密度將從155MTr/mm²提升到2031年的400+ MTr/mm²；芯片層，邏輯折疊技術(shù)已經(jīng)在前沿的手機(jī)SoC（System on Chip，片上系統(tǒng)）上證明，關(guān)鍵路徑頻率、能效和密度可以在固定器件節(jié)點(diǎn)下繼續(xù)提升；系統(tǒng)層，Unified Bus（系統(tǒng)互連架構(gòu)）、Hi-ONE（近封裝光學(xué)引擎）證明，數(shù)百微秒的通信時(shí)間可以被壓縮到數(shù)百納秒，且多機(jī)架AI集群可以作為單一一致機(jī)器進(jìn)行行動(dòng)。

韜(τ)定律對(duì)行業(yè)有何意義？

依靠尺寸微縮所帶來(lái)的收益趨于平緩，行業(yè)共識(shí)規(guī)范化

對(duì)華為來(lái)說(shuō)，芯片技術(shù)路線(xiàn)的轉(zhuǎn)變有著特定的外部因素影響，比如，先進(jìn)光刻設(shè)備受到限制，以及成本等現(xiàn)實(shí)考量。

華為在論文中談到了半導(dǎo)體行業(yè)依靠摩爾定律表現(xiàn)出的局限：?jiǎn)渭円揽砍叽缥⒖s所帶來(lái)的收益已經(jīng)趨于平緩；先進(jìn)制程芯片的設(shè)計(jì)預(yù)算已超過(guò)每顆十億美元；在最先進(jìn)工藝節(jié)點(diǎn)上，單位晶體管成本也不再下降。

“華為選擇的方向是現(xiàn)在學(xué)術(shù)界普遍認(rèn)可和推進(jìn)的方向，韜(τ)定律的提出將這一共識(shí)進(jìn)一步規(guī)范化，構(gòu)建了一套新的評(píng)價(jià)體系。”有半導(dǎo)體行業(yè)從業(yè)者在接受新京報(bào)貝殼財(cái)經(jīng)記者采訪(fǎng)時(shí)稱(chēng)。

新京報(bào)貝殼財(cái)經(jīng)記者 張曉慧

四問(wèn)華為“放大招”。

華為使出殺手锏。

華為半導(dǎo)體團(tuán)隊(duì)的上千名工程師用6年時(shí)間進(jìn)行研究，給出一個(gè)攪動(dòng)行業(yè)的答案：未來(lái)十年半導(dǎo)體及電子系統(tǒng)的演進(jìn)，應(yīng)該由時(shí)間縮放指導(dǎo)，而非由幾何縮放指導(dǎo)。

5月25日，華為拋出一項(xiàng)半導(dǎo)體領(lǐng)域的集成性成果——韜(τ)定律，試圖解決摩爾定律遇到的“瓶頸”。當(dāng)天，中國(guó)科學(xué)院科技論文預(yù)發(fā)布平臺(tái)發(fā)表華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波的署名論文《A Time Scaling Theory for Multi-Layer Electronic Systems》，系統(tǒng)性介紹了華為芯片研究范式的轉(zhuǎn)向與應(yīng)用成果。

論文中提到，六十年來(lái)，摩爾定律的幾何縮放驅(qū)動(dòng)了半導(dǎo)體行業(yè)的進(jìn)程，但如今這一行業(yè)契約已經(jīng)不再成立，行業(yè)的核心問(wèn)題從“晶體管還能縮小多少”變?yōu)?ldquo;應(yīng)該縮放什么，以及以什么為目標(biāo)進(jìn)行縮放？”

有半導(dǎo)體行業(yè)人士在接受新京報(bào)貝殼財(cái)經(jīng)記者采訪(fǎng)時(shí)分析，就像摩爾定律的意義揭示了往后幾十年半導(dǎo)體的發(fā)展方向是追求盡量小的晶體管尺寸，華為提出的韜(τ)定律給出了一個(gè)半導(dǎo)體行業(yè)發(fā)展的新方向——盡可能縮短時(shí)延。

為什么提出韜(τ)定律？

晶體管尺寸已接近物理極限，只能通過(guò)設(shè)計(jì)優(yōu)化芯片性能

1965年，英特爾創(chuàng)始人之一戈登·摩爾提出著名預(yù)測(cè)“摩爾定律”：每隔約兩年，集成電路（芯片）上可容納的晶體管數(shù)量便增加一倍。

這一預(yù)測(cè)決定了過(guò)去幾十年來(lái)半導(dǎo)體行業(yè)的發(fā)展。華為團(tuán)隊(duì)在論文里稱(chēng)：“在半導(dǎo)體行業(yè)的大部分歷史中，核心任務(wù)只有一個(gè)：讓晶體管變得更小。”

近年來(lái)，學(xué)術(shù)界普遍認(rèn)為，晶體管尺寸已接近物理極限，摩爾定律放緩或面臨失效。華為在論文中斷言，摩爾定律決定半導(dǎo)體行業(yè)進(jìn)程的行業(yè)契約已經(jīng)不再成立。

“性能、功耗和面積是芯片的三個(gè)關(guān)鍵指標(biāo)，當(dāng)先進(jìn)制程使晶體管的尺寸變小，可以全方位提升這三個(gè)參數(shù)，但當(dāng)摩爾定律遇到瓶頸，晶體管的尺寸不再有明顯變化時(shí)，只能通過(guò)設(shè)計(jì)來(lái)優(yōu)化芯片的性能。”一位半導(dǎo)體行業(yè)研究人員向新京報(bào)貝殼財(cái)經(jīng)記者分析。

華為如何突破瓶頸？

持續(xù)壓縮信號(hào)傳播時(shí)延，四個(gè)層面進(jìn)行優(yōu)化

何庭波簡(jiǎn)明扼要地給出解決方案：以“時(shí)間(τ)縮微”替代“幾何縮微”作為半導(dǎo)體與電子系統(tǒng)演進(jìn)的新指導(dǎo)原則，通過(guò)邏輯折疊等創(chuàng)新技術(shù)，持續(xù)壓縮信號(hào)傳播時(shí)延，不斷提升晶體管密度，從而實(shí)現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進(jìn)。

以此為核心，華為構(gòu)建了一個(gè)貫穿器件、電路、芯片到系統(tǒng)層面的多層級(jí)協(xié)同優(yōu)化體系，以系統(tǒng)性降低時(shí)間常數(shù)τ為目標(biāo)，驅(qū)動(dòng)各層級(jí)性能、能效、晶體管密度的持續(xù)提升。

其中，器件層面，通過(guò)優(yōu)化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級(jí)時(shí)間常數(shù)τ；電路層面，通過(guò)邏輯折疊技術(shù)突破傳統(tǒng)平面布局的物理邊界，縮短關(guān)鍵路徑的走線(xiàn)長(zhǎng)度并有效降低信號(hào)傳播的電阻和電容負(fù)載，實(shí)現(xiàn)晶體管密度和電路性能大幅提升；芯片層面，通過(guò)“軟件、架構(gòu)、芯片”的全棧軟硬芯協(xié)同設(shè)計(jì)，基于實(shí)際工作負(fù)載實(shí)現(xiàn)指令流和數(shù)據(jù)流的細(xì)粒度控制，提高系統(tǒng)級(jí)并行度和效率，降低端到端執(zhí)行時(shí)間；系統(tǒng)層面，定義靈衢總線(xiàn)，重構(gòu)計(jì)算系統(tǒng)互聯(lián)協(xié)議，實(shí)現(xiàn)超節(jié)點(diǎn)的統(tǒng)一內(nèi)存編址和原生內(nèi)存語(yǔ)義，大幅降低系統(tǒng)通信時(shí)延。

這一理論開(kāi)始應(yīng)用了？

已設(shè)計(jì)并量產(chǎn)381款芯片，2031年劍指1.4納米等效密度

2023年8月，華為Mate 60系列手機(jī)搭載了自研的麒麟9000S芯片，采用7納米制程工藝，這也被解讀為華為在芯片自研上取得的重大突破。

何庭波表示，2026年秋季即將面世的麒麟芯片，率先采用邏輯折疊技術(shù)，性能將大幅提升；預(yù)計(jì)到2031年，基于韜(τ)定律的高端芯片晶體管密度將達(dá)到1.4納米制程的同等水平。

根據(jù)介紹，2020年5月到2026年5月，華為基于韜(τ)定律成功設(shè)計(jì)并量產(chǎn)了381款芯片，覆蓋AI、汽車(chē)、工業(yè)、基礎(chǔ)設(shè)施等領(lǐng)域的需求。

經(jīng)過(guò)這些領(lǐng)域的驗(yàn)證，基于韜(τ)定律，在器件和電路層，晶體管密度將從155MTr/mm²提升到2031年的400+ MTr/mm²；芯片層，邏輯折疊技術(shù)已經(jīng)在前沿的手機(jī)SoC（System on Chip，片上系統(tǒng)）上證明，關(guān)鍵路徑頻率、能效和密度可以在固定器件節(jié)點(diǎn)下繼續(xù)提升；系統(tǒng)層，Unified Bus（系統(tǒng)互連架構(gòu)）、Hi-ONE（近封裝光學(xué)引擎）證明，數(shù)百微秒的通信時(shí)間可以被壓縮到數(shù)百納秒，且多機(jī)架AI集群可以作為單一一致機(jī)器進(jìn)行行動(dòng)。

韜(τ)定律對(duì)行業(yè)有何意義？

依靠尺寸微縮所帶來(lái)的收益趨于平緩，行業(yè)共識(shí)規(guī)范化

對(duì)華為來(lái)說(shuō)，芯片技術(shù)路線(xiàn)的轉(zhuǎn)變有著特定的外部因素影響，比如，先進(jìn)光刻設(shè)備受到限制，以及成本等現(xiàn)實(shí)考量。

華為在論文中談到了半導(dǎo)體行業(yè)依靠摩爾定律表現(xiàn)出的局限：?jiǎn)渭円揽砍叽缥⒖s所帶來(lái)的收益已經(jīng)趨于平緩；先進(jìn)制程芯片的設(shè)計(jì)預(yù)算已超過(guò)每顆十億美元；在最先進(jìn)工藝節(jié)點(diǎn)上，單位晶體管成本也不再下降。

“華為選擇的方向是現(xiàn)在學(xué)術(shù)界普遍認(rèn)可和推進(jìn)的方向，韜(τ)定律的提出將這一共識(shí)進(jìn)一步規(guī)范化，構(gòu)建了一套新的評(píng)價(jià)體系。”有半導(dǎo)體行業(yè)從業(yè)者在接受新京報(bào)貝殼財(cái)經(jīng)記者采訪(fǎng)時(shí)稱(chēng)。

新京報(bào)貝殼財(cái)經(jīng)記者 張曉慧